半导体 | CMOS工艺流程

本部分主要介绍逻辑LSI（Large Scale Integration大规模集成电路)所使用的CMOS（Complementary Metal Oxide Semiconductor互补金属氧化物半导体）工艺的大致流程。为了方便理解，会出现电路图和逻辑图。以下将按照“CMOS结构形成”“晶体管形成”“电极形成”的顺序进行叙述。

前面提到的开关功能是指能够“高速”接通和断开电流。在半导体出现之前使用的真空管也有开关功能，最初的计算机也是用真空管制造的。使用真空管会使计算机体积过大，而且发热过多，因为真空管中是采用热灯丝来产生电子的而且灯丝很容易断掉，这也很让人困扰。这些难题成为我们钻研半导体技术来组建计算机的动力。

众所周知，计算机是用二进制进行数字处理的，所以MOS晶体管的开关功能是必不可少的。这种数字处理技术从巨大的计算机等产业机器，逐渐普及到微型计算机、PC智能手机等，最终演变成为个人应用。至此，数字家电、数字移动设备已经和我们的生活密不可分，成为生活的必需品。

除了高速化需求之外，还有另外一个需求。大家身边的数码设备对便携化的要求不断提高。而便携化要求电池的寿命更长，从半导体的视角来看，则是如何通过半导体器件让便携设备做到更加“省电化”。这样一来，充电后的使用时间就会增加，可见CMOS化是必不可少的，后面会对此进行技术上的说明。

2）CMOS 的基本结构

CMOS是Complementary MOS的缩写，翻译为互补型 MOS。其本质是n沟道MOS 晶体管和p沟道MOS晶体管组合一起使用，并且彼此成为对方的负载电阻，从而在工作时实现省电的目的。

电路图如下图所示。图中n沟道MOS晶体管(后面简称n-MOS晶体管)和p沟道 MOS晶体管(后面简称p-MOS晶体管)的极(D)连接到一起。前者的源极(S)连接到地线，后者的源极(S)连接到电源。两者的漏极成为共同的输出(Out)端子输入(In)端子为两个晶体管的栅极电压。“n沟道MOS晶体管和p沟道MOS 晶体管组合起来使用，并且彼此成为对方的负载电阻”。

CMOS反相器电路

为了使彼此的晶体管成为各自的负载，导致了面积增加、工序增加等问题。为此，现在采用双阱工艺加以解决，双阱工艺将在后面的工艺流程中进行介绍。

CMOS的想法早在1963年就被RCA公司的研究人员提出了。但是，在制造工艺上一直无法实现，实际应用是在20世纪70年代以后。另外，CMOS的制作方法也可以采用单阱工艺，但现在的主流是双阱工艺，随着高能量离子注入技术的发展，进而可以通过高能量把杂质离子注入晶圆而带来的结果。在此之前，只能采用长时间将杂质深度扩散的方法。现在采用高能量离子注入技术可以很容易地制造双阱，因此双阱成为主流。本部分内容将以主流的双阱为例进行说明。

二、CMOS的效果

CMOS的代表性应用电路是反相器(Inverter)，下面我们对此进行介绍。简单来说反相器用于“1→0”或“0→1”的变换。

1）什么是反相器?

反相器是构成数字LSI的基本门电路之一，基本门电路用于进行数字信号的转换。Inverter 这个术语也广泛应用于功率半导体领域，我们习惯称其为逆变器。意思是将交流电转换为直流电，或者将直流电转换为交流电。由此可见，即使是同一个术语，由于所用领域不同，也会有不同的含义，半导体领域中此类情况亦时有出现。在这里，笔者用自己的语言来介绍一下“信号的转换”众所周知，采用电子器件构成的数字电路使用二进制。举例来说，在十进制中，数字有0、1、2、3………，但是在二进制中，以上数字用0，1，10，11……来代替。电子器件只能形成电压相对高的状态(High)和电压相对低的状态(Low)，所以必然只能用二进制表示。

在这里用1表示电压高的状态，用0表示电压低的状态，这些都来自半导体数字技术的规定。以此来构建数字电路的时候，有时需要从1到0的转换，或者从0到1的转换这种作用在数字技术领域被称为“反相器”。

2）CMOS 反相器的工作原理

以下对典型的反相器也就是 CMOS 反相器的工作原理进行说明。

首先，CMOS是什么? 从下图左侧来看，CMOS是将n-MOS晶体管和p-MOS晶体管的栅极和漏极分别连到一起的组合构造，栅极连在一起构成输入、漏极连在一起构成输出。上述电压高的状态(High)为电源(V)，低的状态(Low)为地线。

CMOS 基本门的工作原理（一）

此外，P-MOS晶体管的源极连接到电源(V)，n-MOS晶体管的源极连接到地线。如上所述，关键之处是把n-MOS晶体管(以下简称n-MOS)和p-MOS晶体管(以下简称为p-MOS)的栅极和漏极分别连到一起的组合结构，如上图所示，在输入上施加1(高电压)的时候，基于MOS晶体管的工作原理可知:只有-MOS导通，p-MOS保持关断状态。

因此，图中地线上的电压(低电压:0)从-MOS的源极输出到漏极。具体参见上图中右表所示的转换。相反的情况如下图所示，在输入上施加0(较低的电压)的时候，p-MOS导通n-MOS保持关断状态。因此，在图中V_dd上的电压(高电压；1)从p-MOS的源极输出到漏极，见下图中右表所示的转换。为此，通过以上两种情况说明了反相器的工作原理。

CMOS 基本门的工作原理（二）

另一方面，如果不采用CMOS结构，如下图所示，可以使用高电阻(RL)代替p-MOS。也就是说，“1-0”变换时与CMOS基本门的工作原理（一）相同，输出Low(0)。但“0→1”变换时，n-MOS关断，因此从V向电阻RL输出电流，输出变为High(1)。这时流过电阻的负载电流会造成能量损耗。其原因是因为电流流过电阻，所以损耗变大，无法进行低电压工作。反之，在CMOS结构中采用n-MOS、p-MOS时，其工作时的电阻(在此称为导通电阻)很小，所以CMOS的损耗更小。

CMOS 以外的基本门的原理

三、CMOS结构制造(之一)器件间隔离区域

接下来，介绍器件隔离区域的形成工艺，该工艺是制造CMOS结构的基础。器件在这里表示晶体管本身，隔离区域用来对其进行划分。

1）什么是器件间隔离?

LSI是晶体管等各种半导体器件的集合体，通过布置好的连线，需要的信号互相传输完成各种各样的功能。但是，各个元件与连线以外部分产生电气连接会引起误动作（造成这种情况的原因称为寄生器件），所以必须使各器件之间的电气绝缘，这被称为器件间隔离。以下比喻可能有点牵强，我们可以把器件间隔离想象为家中各个房间之间的隔断，也可以想象为田野中的田埂小道。

2）从 LOCOS 到 STI

以前主要采用LOCOS(Local 0xidation ofSilicon)的方法，通常称为局部硅氧化隔离该方法只是对硅晶圆表面的必要位置进行比较厚氧化，以便邻接元件绝缘。这种方法在氧化工艺中，不仅在晶片的厚度方向上，而且在横向方向上也会进行氧化，所以不能满足微细化的要求。因此，采用STI(ShallowTrenchIsolation)工艺代替。我们通常称该工艺为“浅槽（DRAM等电路中的电容膜为了增大面积，做成了深槽。与之对应的深度较浅，故称为浅槽）隔离”，以下对该工艺进行说明。

3）实际的流程是什么?

首先，如下图所示，对硅片充分清洗后，形成垫氧化层和作为氧化掩膜的氮化硅层。

元件隔离区域形成-浅槽隔离

垫氧化层也起到缓和硅衬底和氨化硅层之间应力的作用。前者非常薄，只有几nm的厚度，后者有数百nm的厚度，采用LPCVD方法形成。然后用光刻法形成光刻胶图形，用刻蚀法在ST区域形成浅沟槽。如下图所示在该沟道区域用沉积性能好的CVD法形成沉积氧化膜。

元件隔离区域形成-埋入氧化膜形成

之后通过CMP工艺去除多余的沉积氧化层，只保留浅沟槽中的氧化层。此时，氮化硅层也成为CMP工艺的停止层(Stopper)最后去除作为化掩膜的氮化硅层，该工作通过使用化学试剂的“湿法刻蚀”工艺完成。在上述工艺流程中，我们可以看到前段制程是反复进行各基本工艺的“循环型”工艺。

4）间隙填充的沉积技术

在CMP中，把毫无缝隙地完成布线之间填充的成膜工艺称为间隙填充(Gap-Fil)工艺。STI的氧化层沉积也需要间隙填充工艺，从而无间隙地填充硅的凹槽。

下图表明了这种具有代表性的方法，具体来说就是成膜和刻蚀同时进行的方法如图所示，成膜整体上是膜的生长(虽然存在台阶覆盖的问题)。但是如图所示通过离子的刻蚀(称为溅射刻蚀)，转角处的刻蚀速率比平坦部分高，所以转角处被刻蚀掉，这样就可以避免在间隙入口处产生夹断现象，导致间隙填充中的孔洞。最终毫无缝隙地完成薄膜沉积，该工艺称为 Gap-Fill。

间隙填充沉积示例

四、CMOS结构制造(之二)形成

Well(简称阱)可联想到我们常说的水井，n区和p区是通过双阱连接到一起的。

1）什么是阱?

如前所述，阱在英文中采用和水井相同的单词。因为在工艺流程中会形成n型、P型杂质的深的扩散区，所以才有了这个名字。正如第1章所述，硅圆片根据预先放入的杂质的种类，分为n型和p型硅圆片。前者以电子为多数载流子，后者以空穴为多数载流子。但是，硅圆片本身的杂质浓度和阱所需的杂质浓度是不一样的，所以不依赖于硅圆片本身的杂质种类，通常额外形成n型和p型的阱区，我们称为双阱。前面我们用公寓来形象地比喻了器件之间的隔离，此处不妨再做一点引申，双阱就像相邻的房间，一间是西式房间，另一间是日式房间，要分别使用。

2）实际的流程是什么样?

因为要制作n型和p型的阱，所以要根据杂质的类型，在相应区域注入离子。这里所需要的光刻，如图所示，采用简单的图形就可以。

首先，如下图所示，在硅晶圆上形成薄的牺牲氧化层，这里采用热氧化工艺。这个牺牲氧化层的作用，是在离子注入法形成阱的时候用来调整离子注入深度。然后如下图所示，通过光刻工艺在p阱区域上方覆盖光刻胶，随后在n阱区域采用离子注入工艺注入n型杂质。

阱形成 N-Well 区域

离子被注入硅晶圆。但是不会被注入STI区域。

如前所述，由于漏极中需要注入较高浓度的杂质，所以使用高能量型离子注入设备4-3中介绍过各种离子注入方法，大家应该能够理解该步骤。接下来通过灰化(Ashing)来移除不需要的光刻胶。如下图所示，通过光刻工艺在n阱区域上覆盖光刻胶，进而在希望成为p阱的区域注入离子p型杂质。同样使用高能量型的离子注入装置。之后通过灰化去除不需要的光刻胶，再除去牺牲氧化膜。然后把n型和p型阱区域退火激活，最终形成双阱。

阱形成 P-Well 区域

五、晶体管形成(之一)栅极形成

下面将分两节讲解晶体管的形成流程。首先是堪称MOS晶体管生命的栅极形成。

1）什么是栅极?

尖端逻辑需要高速和低压操作，因此需要实现栅极长度的小型化。在光刻过程中形成栅电极图案时，使用最先进的光刻安装和工艺。在光刻术语中，这种最先进的模式称为“关键层”。先进的数字电路需要高速和低压工作，因此必须通过微细化工艺减小栅极长度。在用光刻工艺形成栅电极图形的时候，要采用最先进的光刻设备和工艺。这种最先进技术所能产生的图形，在光刻技术的术语中称为关键层(CriticalLayer)。

2）自对准工艺

在晶体管形成过程中，栅极的形成是在源漏极形成之前完成的。通过使用自对准工艺，可以省略一道光刻工序，从而降低成本。

3）实际的流程是什么样?

如下图所示，首先形成栅氧化层、作为栅极材料的多晶硅层，以及金属硅化物(Silicide)层的多层膜。图中过于复杂，所以用单层来表示。

栅极形成（之一）

另外，这种积层膜被称为聚合膜。这是采用减压CVD法形成的。也有只形成多晶硅膜，之后使用硅化物工艺(SalicideProcess)，成为多晶硅膜的层叠结构的情况。然后用光刻法对栅电极进行阻挡涂改。如下图所示，用这个光刻胶对多晶硅膜进行干法刻蚀，用去光阻工艺去除不需要的光刻胶。

栅极形成(之二)侧壁形成

这种多层膜通常被称为聚合膜(Polyside)，本书也沿用该名称，它是采用低压CVD方法形成的。也有只形成多晶硅膜，之后使用硅化物工艺。(SalicideProcess)制造Polyside 膜层叠结构的方法。接下来，用光刻法涂好用来形成栅电极的光刻胶。

如上所示，利用光刻胶作为掩膜，用干法刻蚀去除Polyside 膜，再用灰化工艺去除不需要的光刻胶。

很显然，采用各向异性刻蚀不会改变光刻尺寸，并且对底层的氧化硅层刻蚀具有很高的选择比，这正是我们所希望的。这些是为了后续在栅极周围形成晶体管源漏极的时候避免对硅氧化膜表面造成损害。

之后用等离子CVD法形成氧化硅层，自对准的在栅电极两侧形成LDD膜。其原理比较复杂，主要原因是要缓和晶体管中微细尺寸的栅电极附近的电场。

六、晶体管形成(之二)源极/漏极

本节介绍晶体管制造流程中的源极和漏极的形成，主要采用离子注入和热处理工艺。

1）什么是源极和漏极?

MOS晶体管通过施加到栅极的电压(无论是n型还是p型)执行开关操作，以打开和关闭源和漏极之间的电流。换句话说，源和漏极是晶体管的重要组成部分

MOS晶体管无论是n型还是p型，都是通过施加到栅电极上的电压，进行开关操作使源漏极之间的电流通断。换句话说，源和漏极是品体管的重要组成部分。

2）实际流程是什么样?

在这里，因为要分别制作n型和p型晶体管，所以和阱形成时一样，根据杂质的类型，注入所需离子。这里需要的光刻和阱形成是一样的，采用简单的图形就可以了。这一点与前一节的栅极形成过程不同。

首先，如下图所示，通过光刻工艺在n阱区域上覆盖光刻胶，并将n型杂质离子注入p阱区域。

源和漏极形成(之一)-n 沟道晶体管形成

像这样在源漏极中注入与阱相反类型的杂质，此时栅电极成为掩膜，源漏极被分离。这也是自对准工艺中的步骤之一。

此外，源漏极根据Scale规则要求，需要极浅的注入离子。源漏极要注入高浓度的杂质，所以要使用高电流型的离子注入设备，然后通过灰化去除不需要的光刻胶。如下图所示，这次反过来在p阱区域上通过光刻工艺覆盖光刻胶，向n区域注入离子p型杂质。此时栅电极也同样成为掩膜，通过自对准分离源漏极。通过灰化去除光刻胶之后，退火激活形成n型和p型晶体管的源漏极区域。

源和漏极形成(之二)-p沟道晶体管形成

七、电极形成(钨塞形成)

至此已经介绍完晶体管的制造工艺，接下来要讲解把这些晶体管互连起来的电极形成工艺。先进逻辑电路采用W-Plug(钨塞)的方法。

1）什么是钨塞?

在成膜工艺中，提到了钨塞(W-Plug)这一专业术语。也有写成Tungsten Plug的，一般称为钨塞。W是钨的元素符号。钨塞这个术语从 1990年开始使用可能因为源漏极和接触(Contact)构成一个W的形状，看起来很像电源插座的插头(Plug)，正如后面流程所展示的剖面图那样。

2）实际流程是什么样?

如下图所示，用等离子体CVD等方法形成刻蚀停止层和隔离层。通常使用氧化硅膜等。由于隔离层是金属布线层形成之前的绝缘层，所以称为PMD(PreMetalDielectrics)。此时，受到栅电极的影响，其上部的形状如图所示多少会产生一些凸起，用CMP工艺使隔离层平坦化。

钨塞形成(之一)-PMD 膜形成

如下图所示，用光刻法形成接触孔的图形，此处限于篇幅其步骤有所省略。在这里要注意的是微细尺寸的源漏极和接触(Contact)必须连接上，而且需要采取最小的布线间距。所以光刻工艺和栅极形成一样成为关键层(CriticalLayer)。另外，与源漏极进行接触的孔(Hole)称为接触孔(Contact Hole)。

钨塞形成(之二)-接触孔形成

用该光刻胶作为掩膜来刻蚀隔离层，穿透形成接触孔。该刻蚀也是将微小接触孔与基底通过选择比进行各向异性刻蚀，因此要使用最新的刻蚀设备，也要有刻蚀的停止层。最后，通过灰化去除不需要的光刻胶。

接下来如下图所示，在接触孔内形成TN/Ti等黏附层(ClueLayer)和覆盖钨层(Blanket W)。另外，黏附层的作用是像胶水一样，把隔离层和钨膜更好地黏接到一起。黏附层是用溅射工艺生成的，覆盖式W膜一般是采用CVD法(7-5)形成的。有一种叫作集群工具(Cluster Tool)的设备，可以方便地制备这样的连续膜。最后，如下图所示，通过CMP工艺去除PMD上多余的钨层和附层，就可以实现钨塞。

钨塞形成(之三)-钨塞 CMP

另外，我们已经理解了源漏极的电极接触孔的形成，那么栅电极的导通孔又是怎样形成的呢?这是个很好的问题，答案是“那个孔在这里所示的剖面图的更深处形成”。当然，与源漏极的接触孔同时形成。

3）被称为循环型的原因

如上所述，看到前端工艺的流程，相信大家已经明白了清洗、干燥湿发工艺、离子注入和热处理工艺、光刻工艺、刻蚀工艺、成膜工艺、平坦化（CMP）工艺中提到的各种基本工艺会多次出现。这就为什么在前端制程可以看作是循环型工艺的原因。

八、后端工艺

CPU、MPU等执行程序指令的CMOSLSI被称为逻辑集成电路，先进逻辑集成电路的布线层达到10层以上。在此，将对其必要性进行介绍，并开始接触被称为后端工艺的半导体制造流程。

1）为什么需要多层布线?

到现在为止按顺序说明了制作CMOS结构的前端(FrontEnd)工艺流程，接下来讲解的是后端(BackEnd)工艺流程。但是，由于是同一个工艺的继续，所以只介绍具有代表性的部分。首先，之所以采用多层布线，是因为在先进的逻辑IC中，把已经验证完成的IP进行整合，进而完成数字IC的设计。新的电路的验证需要花费大量的时间，所以，通常是把各种各样的电路模块通过布线连接到一起来实现该LSI。

这种方法被称为“Building Block”方式，其数据库被称为“Library”，非常有用。如此一来，电路必然是层次结构，多层布线也是必要的。实际上，多层布线的工艺，即后端工艺占整个工艺的70%左右。当然，布线多对成本有影响，对功耗也会有影响。

2）多层布线的实际情况

按照后端工艺的顺序来说明，最下面的局部布线、中间布线、半全局布线、全局布层级逐渐上升。线，在成膜工艺中提到了布线延迟的问题，所以使用铜布线。但并非全部使用铜布线，也有半全局布线和全局布线使用铝布线的情况。

以上所述的多层布线结构如下图所示。

多层布线的示意图

如成膜和平坦化工艺所述，这些多层布线结构采用Cu布线，即Cu双大马士革(DualDamascene Process)工艺制作而成。双大马士革工艺是利用镀铜和CMP 同时制造铜通孔(Cu-Plug)和布线的工艺。流程如下图所示。另外，Cu第1层布线是用单大马士革工艺形成的。

后端工艺的工艺流程-Cu双大马士革工艺(Via Eirst 示例)

再重复一遍，上图中Cu第1层布线采用溅射工艺中所述的单大马士革工艺形成。其上层的Cu通孔和第2层布线如上图所示，同时开孔、同时镀铜、不需要的部分采用铜CMP工艺去除。这样同时形成铜通孔和布线，所以称为双大马士革工艺。其他更上层的布线也同样使用这个双大马士革工艺制成，并形成了多层布线的结构。

如前所述，后端的过程包括成膜、光刻、定影、成膜、CMP，以及其间的清洗等，除了离子注入和热处理之外，还要反复进行其他过程，层层叠加布线。

参考文献：

(客服电话4001021226)

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