如何能将自己的verilog模块封装成像altera的IP核一样的呢？

altera/xilinx的IP核分为2中：和硬件直接相关的硬核、基于逻辑资源的软核。
用户设计的模块想封装，有3个层次
直接代码的形式，调用时直接添加代码，例化；
综合后生成网表，调用时直接加入网表和仅仅描述端口的顶层文件；
布局布线后的网表，调用方法和上面的类似，但是这个一般不适用，因为灵活性较差。
所以楼主你适用第二个方法就好了，当然不能弄成Quartus或者ISE里面自带的IP核形式。